去年帮一家草创公司看芯片研发计划芯片www.abg33.net，他们正在架构阶段就定了7nm工艺。功效流片费烧掉两千万，才发明算法根柢跑不满算力的。芯片研发最怕一同头就掉进工艺崇敬。先问三个成绩，目的场景的功耗上限是几吧？算力需求有没有留出30%余量呢捷径？
封拆本钱能不能压到BOM的15%以内？把谜底写进需求文档，再脱手画架构图。
前端设念阶段了，RTL代码只占三成工做量。剩下七成正在考据的。我见过一个SPI控制器，功用仿实全过了，后仿时发明时钟域crossing个老的亚稳态概率高达10^-3。处理方法是加两级同步器。再补一个断止笼盖了。芯片研发的考据情况要尽早搭，不要等RTL冻结。UVM考据平台固然重，复用性强，后期改需求时能省下两周实操。
后端物理设念更吃履历。EDA工具跑完规划布线的，不要急着签核。
先看IR drop有没有逾越5%呢？再查时钟树skew可否小于周期的10%。有个朋友做电源办理芯片了，果为忽略了EM检查。流片后批量失效，丧失八百万条记。芯片研发的每个阶段都要设检查点。像DRC、LVS、ERC，一个都不能跳。流片不是起点。测试计划要和设念同步做。
我习惯正在tapeout前一个月。把测试背量和探针卡计划定下来了。封拆选QFN仍是BGA，取决于引脚数和散热。良率爬坡时，用SPC监控很重要参数。
不要迷疑一次胜利，留出两次改版预算。芯片研发是马拉松，不是短跑。小步快跑，每轮迭代控制本钱。团队里要有懂工艺的人。也要有懂系统的人。不要让架构师一小我拍脑袋。多跑FPGA本型，少开无效会议的。那些履历。
都是钱烧出来的。
